LDO裕量及其對輸出噪聲和pSRR的影響

基于深亞微米工藝的最新千兆級模擬電路對電源電壓的要求越來越低，在有些情況下，還不到1V。這些高頻電路往往需要較大的供電電流，因此，可能在散熱方面存在困難。設計目標之一是使功耗降至電路性能絕對需要的水平。

開關模式DC-DC轉換器是最高效的電源，有些器件效率可超過95%，但其代價是電源噪聲，通常在較寬帶寬范圍內都存在噪聲問題。通常用低壓差線性調節器（LDO）清除供電軌中的噪聲，但也需要，在功耗和增加的系統熱負荷之間做出權衡。為了緩解這些問題，使用LDO時，可使輸入和輸出電壓之間在較小的壓差（裕量電壓）本文旨在討論低裕量電壓對電源抑制和總輸出噪聲的影響。

LDO電源抑制與裕量

LDO電源抑制比（pSRR）與裕量電壓相關裕量電壓指輸入與輸出電壓之差。對于固定裕量電壓，pSRR隨著負載電流的提高而降低，大負載電流和小裕量電壓條件下尤其如此。圖1所示為ADM7160超低噪聲、2.5V線性調節器在200mA負載電流和200mV、300mV、500mV和1V裕量電壓條件下的pSRR。隨著裕量電壓的減小，pSRR也會減小，壓差可能變得非常大。例如，在100kHz下，裕量電壓從1V變為500mV，結果將使pSRR減少5dB。然而，裕量電壓的較小變化，從500mV變為300mV，結果會導致pSRR下降18dB以上。

圖1.ADM7160pSRR與裕量

圖2顯示了LDO的框圖。隨著負載電流的增加，pMOS調整元件的增益會減小，它脫離飽和狀態，進入三極工作區。結果使總環路增益減小，導致pSRR下降。裕量電壓越小，增益降幅越大。隨著裕量電壓繼續減小到一個點，此時，控制環路的增益降至1，pSRR降至0dB。

導致環路增益減小的另一個因素是通路中元件的電阻，包括FET的導通電阻、片內互連電阻和焊線電阻。可以根據壓差推算出該電阻。例如，采用WLCSp封裝的ADM7160在200mA下的最大壓差為200mV。利用歐姆定律，調整元件的電阻約為1，可以把調整元件近似地當作固定電阻與可變電阻之和。

流過該電阻的負載電流導致的壓差減去FET的漏極源極工作電壓。例如，在1FET條件下，200mA的負載電流會使漏極源極電壓下降200mV。在估算裕量為500mV或1V的LDO的pSRR時，必須考慮調整元件上的壓差，因為調整FET的工作電壓實際上只有300mV或800mV。

圖2.低壓差調節器的框圖

容差對LDO裕量的影響

客戶通常要求應用工程師幫助他們選擇合適的LDO，以便在負載電流Z條件下從輸入電壓Y產生低噪聲電壓X，但在設置這些參數時，往往忽略了輸入和輸出電壓容差這個因素。隨著裕量電壓值變得越來越小，輸入和輸出電壓的容差可能對工作條件造成巨大的影響。輸入和輸出電壓的最差條件容差始終會導致裕量電壓下降。例如，最差條件下的輸出電壓可能高1.5%，輸入電壓可能低3%。當通過一個3.8V源驅動3.3V的調節器時，最差條件裕量電壓為336.5mV，遠低于預期值500mV。在最差條件負載電流為200mA的情況下，調整FET的漏極源極電壓只有136.5mV。在這種情況，ADM7160pSRR可能遠遠低于標稱值55dB（10mA時）。

壓差模式下的LDO的pSRR

客戶經常會就LDO在壓差模式下的pSRR請教應用工程師。開始時，這似乎是個合理的問題，但只要看看簡化的框圖，就知道這個問題毫無意義。當LDO工作于壓差模式時，調整FET的可變電阻部分為零，輸出電壓等于輸入電壓與通過調整FET的RDSON的負載電流導致的壓降之差。LDO不進行調節，而且沒有增益來抑制輸入端的噪聲；只是充當一個電阻。FET的RDSON與輸出電容一起形成一個RC濾波器，提供少量殘余pSRR，但一個簡單的電阻或鐵氧體磁珠即可完成同一任務，而且更加經濟高效。

在低裕量工作模式下維持性能

在低裕量工作模式下，需要考慮裕量電壓對pSRR的影響，否則，會導致輸出電壓噪聲水平高于預期。如圖3所示的pSRR與裕量電壓關系曲線通?？稍跀祿謨灾姓业剑铱梢杂脕泶_定給定條件下可以實現的噪聲抑制量。

圖3.pSRR與裕量電壓的關系

然而，有時候，通過展示LDO的pSRR如何有效濾除源電壓中的噪聲，可以更加容易地看到這種信息的利用價值。下面的曲線圖展示了LDO在不同裕量電壓下時，對總輸出噪聲的影響。

圖4展示的是2.5VADM7160在500mV裕量和100mA負載條件下，相對于E3631A臺式電源的輸出噪聲，該臺式電源在20Hz至20MHz范圍內的額定噪聲低于350V-rms。1kHz以下的許多雜散為與60Hz線路頻率整流相關的諧波。10kHz以上的寬雜散來自產生最終輸出電壓的DC-DC轉換器。1MHz以上的雜散源于環境中與電源噪聲不相關的RF源。在10Hz至100kHz范圍內，這些測試所用電源的實測噪聲為56Vrms，含雜散為104V。LDO抑制電源上的所有噪聲，輸出噪聲約為9V-rms。

圖4.ADM7160噪聲頻譜密度（裕量為500mV）

當裕量電壓降至200mV時，隨著高頻pSRR接近0dB，100kHz以上的噪聲雜散開始穿過噪底。噪聲略升至10.8Vrms。隨著裕量降至150mV，整流諧波開始影響輸出噪聲，后者升至12Vrms。在大約250kHz處出現幅度適中的峰值，因而盡管總噪聲的增加量并不大，但敏感電路也可能受到不利影響。隨著裕量電壓進一步下降，性能受到影響，與整流相關的雜散開始在噪聲頻譜中顯現出來。圖5所示為100-mV裕量條件下的輸出。噪聲已上升至12.5Vrms。諧波所含能量極少，因此，雜散噪聲只是略有增加，為12.7Vrms。

圖5.ADM7160噪聲頻譜密度（裕量為100mV）

當裕量為75mV時，輸出噪聲受到嚴重影響，整流諧波出現在整個頻譜中。Rms噪聲升至18Vrms，噪聲與雜散之和升至27Vrms。超過~200kHz范圍的噪聲被衰減，因為LDO環路無增益，充當一個無源RC濾波器。當裕量為65mV時，ADM7160采用壓差工作模式。如圖6所示，ADM7160的輸出電壓噪聲實際上與輸入噪聲相同。現在，rms噪聲為53Vrms，噪聲與雜散之和為109Vrms。超過~100kHz范圍的噪聲被衰減，因為LDO充當一個無源RC濾波器。

圖6.ADM7160在壓差模式下的噪聲頻譜密度

高pSRR、超低噪聲LDO

如ADM7150超低噪聲、高pSRR調節器一類的新型LDO實際上級聯了兩個LDO，因此，結果得到的pSRR約為各個級之和。這些LDO要求略高的裕量電壓，但能夠在1MHz條件下實現超過60dB的pSRR，較低頻率下，pSRR可以遠超100dB。

圖7所示為一個5V的ADM7150的噪聲頻譜密度，其負載電流為500mA，裕量為800mV。10Hz至100kHz范圍內，輸出噪聲為2.2Vrms。隨著裕量降至600mV，整流諧波開始顯現，但當輸出噪聲升至2.3Vrms時，其對噪聲的影響很小。

圖7.ADM7150噪聲頻譜密度（裕量為800mV）

當裕量為500mV時，可在12kHz處明顯看到整流諧波和峰值，如圖8所示。輸出電壓噪聲升至3.9Vrms。

圖8.ADM7150噪聲頻譜密度（裕量為500mV）

當裕量為350mV時，LDO采用壓差工作模式。此時，LDO再也不能調節輸出電壓，充當一個電阻，輸出噪聲升至近76Vrms，如圖9所示。只有FET的RDSON和輸出端的電容形成的極點衰減輸入噪聲。

圖9.ADM7150在壓差模式下的噪聲頻譜密度

結論

現代LDO越來越多地用于清除供電軌中的噪聲，這些供電軌通常通過可以在較寬頻譜下產生噪聲的開關調節器實現。開關調節器以超高的效率形成這些電壓軌，但本身耗能的LDO既會減少噪聲，也會導致效率下降。因此，應盡量降低LDO的工作裕量電壓。

如前所述，LDO的pSRR為負載電流和裕量電壓的函數，會隨負載電流的增加或裕量電壓的減少而減少，因為，在調整管的工作點從飽和工作區移至三極工作區時，環路增益會下降。

通過考慮輸入源噪聲特性、pSRR和最差條件容差，設計師可以優化功耗和輸出噪聲，為敏感型模擬電路打造出高效的低噪聲電源。

在裕量電壓超低的條件下，輸入和輸出電壓的最差條件容差可能對pSRR形成影響。在設計時充分考慮最差條件容差可以確保可靠的設計，否則設計的具有較低的pSRR的電源解決方案，其總噪聲也會高于預期。

技術專區慕展上，世強帶來的SiC、GaN、三電平讓你的效率直達最high點如何利用二級輸出濾波器防止開關電源噪聲陶瓷垂直貼裝封裝(CVMp)的焊接注意事項及布局DC-DC轉換器的平均小信號數學建模及環路補償設計常用基準穩壓電源產生辦法有哪些？