SCAN技術(shù)，也就是ATPG技術(shù)--測試std-logic，重要實現(xiàn)工具是：產(chǎn)生ATPG使用Mentor的TestKompress和synopsysTetraMAX；插入scanchain重要使用synopsys的DFTcompiler通常，我們所說的DCSCAN就是normalscantest即慢速測試，測試頻率是10M-30M，ACSCAN也就是at-speedscan即實速測試，測試頻率與芯片真實工作頻率是相同的。

本文將會根據(jù)DC/ACSCAN的概念展開描述，并將他們進行差別比較，讓你更加全面的了解DC/ACSCAN測試技術(shù)。

SCAN技術(shù)，也就是ATPG技術(shù)--測試std-logic，重要實現(xiàn)工具是：產(chǎn)生ATPG使用Mentor的TestKompress和synopsysTetraMAX；插入scanchain重要使用synopsys的DFTcompiler通常，我們所說的DCSCAN就是normalscantest即慢速測試，測試頻率是10M-30M，ACSCAN也就是at-speedscan即實速測試，測試頻率與芯片真實工作頻率是相同的。

70年代到1995年這段時間里，由于芯片的工作頻率很低只有20-100M，scan測試只有DCSCAN，我們就能捕捉到所有std-logic的制造缺陷。但是1995年以后，測試科學家和工程師發(fā)現(xiàn)通過DCSCAN測試沒有缺陷的芯片在高工作頻率下使用會有問題。其根本原因是隨著制造工藝向深亞微米邁進，芯片的工作頻率也提高到200M-1G，原來的SCAN測試方法和模型不再能捕捉到所有的std-logic的制造缺陷。大家的一致想法就是-奔跑吧，SCAN，把SCAN的頻率新增到與芯片的真實工作頻率一致，同時使用新的TransiTIonatpgmodel來產(chǎn)生測試pattern.

下面我們介紹DCSCAN與ACSCAN的異同

現(xiàn)在的工業(yè)量產(chǎn)的高速芯片都會要求能做DCSCAN測試和ACSCAN測試，所以DFT工程師也要同時插入兩種測試電路，產(chǎn)生兩套測試patterns。

具體實現(xiàn)流程如下

1讀入沒有插入scan的網(wǎng)表

2使用Designcompiler插入scanchain和OCC（onchipclocking）模塊，同時插入mux，fixDRC

3使用Testcompress實現(xiàn)EDT壓縮scanchain

4使用Testcompress產(chǎn)生測試DC/ACpattern，同時產(chǎn)生測試驗證的Testbench

5驗證DC/ACpatterns的正確性和電路的正確性

6使用SDF，驗證DC/ACpatterns相關(guān)電路的時序是否滿足要求

7使用DC/ACpatterns（wgl文件）轉(zhuǎn)換成ATE所需格式，在ATE上調(diào)試和使用