今天，大多數(shù)的CpLD（復(fù)雜可編程邏輯器件）都采用可減少功耗的工作模式，但當(dāng)系統(tǒng)未使用時(shí)，應(yīng)完全切斷電源以保存電池能量，從而實(shí)現(xiàn)很多設(shè)計(jì)者的最終節(jié)能目標(biāo)。圖1描述了如何在一片CpLD上新增幾只分立元件，實(shí)現(xiàn)一個(gè)節(jié)省電池能量的系統(tǒng)斷電電路。在本例中，使用的CpLD是AlteraEpM570-T100。使用一只外接p溝道MOSFETQ1和一只國(guó)際整流器公司的IRLML6302（或等效器件），構(gòu)成IC1CpLD的一個(gè)電源控制開(kāi)關(guān)。CpLD和開(kāi)關(guān)矩陣控制著MOSFET的柵極，當(dāng)用戶(hù)按下一個(gè)開(kāi)關(guān)時(shí)，在Q1上施加開(kāi)關(guān)的偏壓。CpLD內(nèi)帶一個(gè)嵌入的計(jì)時(shí)器，用于監(jiān)控開(kāi)關(guān)和系統(tǒng)的工作。當(dāng)系統(tǒng)處在一個(gè)特定的不工作周期內(nèi)時(shí)，計(jì)時(shí)器會(huì)去掉MOSFET的柵極驅(qū)動(dòng)，使CpLD以及連接到MOSFET上的其它元器件斷電。

圖1用幾只外接電元和內(nèi)部的邏輯塊，就可以使一個(gè)CpLD電路在預(yù)設(shè)間隔后切斷自身的電源

Q1的源極連接到電池的正極，其漏極連接到IC1的VCC(INT)、VCC(IO1)和VCC(IO2)電源腳和其它要斷電控制的元件。當(dāng)電源斷開(kāi)時(shí)，一只1kΩ的上拉電阻R3將Q1的柵源電壓保持在0V，維持其關(guān)斷狀態(tài)。當(dāng)切斷IC1電源時(shí)，它通過(guò)CpLD的斷電管腳建立一個(gè)對(duì)地的泄漏路徑。EpM570T100帶有熱插保護(hù)，可將任何用戶(hù)可接觸器件的I/O腳限流在300mA以下。因此，即使在最差情況下，R3上出現(xiàn)的I/O腳電壓也不會(huì)達(dá)到FET的0.7V最小柵極閾值導(dǎo)通電壓。

按下任何開(kāi)關(guān)都會(huì)通過(guò)開(kāi)關(guān)的觸點(diǎn)以及相應(yīng)的二極管建立一個(gè)電流路徑，因此在R3上出現(xiàn)約2.3V的柵源偏壓，這個(gè)電壓足以在約100ms時(shí)間內(nèi)使Q1導(dǎo)通，并為IC1供電。當(dāng)激活機(jī)械開(kāi)關(guān)時(shí)，它們的最小導(dǎo)通時(shí)間至少為3ms，而一個(gè)典型的操作員的按/放時(shí)間至少要30ms。由于人的響應(yīng)時(shí)間相對(duì)較慢，在操作者松開(kāi)開(kāi)關(guān)以前，CpLD可以完成導(dǎo)通、復(fù)位內(nèi)部電路，并將使Q1導(dǎo)通的斷電管腳維持在邏輯零狀態(tài)。

除了用戶(hù)設(shè)定的應(yīng)用邏輯以外（圖中未畫(huà)），CpLD的電源控制邏輯新增了一對(duì)標(biāo)準(zhǔn)參數(shù)的庫(kù)宏電路，它由Altera的QuartusII開(kāi)發(fā)工具生成。內(nèi)部的4.4MHz±25%振蕩器Altufm_osc驅(qū)動(dòng)一個(gè)模塊化44millionLpM（庫(kù)參數(shù)化模塊）計(jì)數(shù)器。CpLD應(yīng)用邏輯出現(xiàn)的邏輯低電平信號(hào)或關(guān)閉任何開(kāi)關(guān)時(shí)都會(huì)使計(jì)數(shù)器復(fù)位。當(dāng)復(fù)位計(jì)數(shù)器時(shí)，它的執(zhí)行信號(hào)變低，驅(qū)動(dòng)外接的斷電管腳。當(dāng)去掉復(fù)位時(shí)，反相的執(zhí)行信號(hào)會(huì)重新開(kāi)始LpM計(jì)數(shù)器的運(yùn)行。

假如所有開(kāi)關(guān)均為開(kāi)，應(yīng)用邏輯為不工作狀態(tài)，則計(jì)數(shù)器在約10秒內(nèi)計(jì)數(shù)到4400萬(wàn)，然后內(nèi)部執(zhí)行信號(hào)變高電平，關(guān)斷計(jì)數(shù)器，并保持執(zhí)行信號(hào)為高電平。接下來(lái)，斷電管腳向VCC爬升，當(dāng)斷電管腳電壓達(dá)到2.3V時(shí)關(guān)斷Q1。關(guān)斷CpLD的電源會(huì)使斷電管腳進(jìn)入三態(tài)（或不連接）模式，而R3使Q1保持關(guān)斷。

用戶(hù)可以使用符合JTAG標(biāo)準(zhǔn)的命令，用一根下載電纜連接到一個(gè)廠家含義的10腳插頭上，對(duì)EpM570-T100進(jìn)行配置。該過(guò)程要在配置前、中、后按一個(gè)外接的開(kāi)關(guān)，以保證CpLD能在配置過(guò)程中獲得電源。可以通過(guò)改變計(jì)數(shù)器的模塊，將不工作時(shí)間設(shè)置為任何要的值。雖然電源、地和JTAG信號(hào)都使用專(zhuān)用的器件管腳，但也可以將任何通用CpLDI/O腳設(shè)定為開(kāi)關(guān)輸入和斷電輸出。

假如你的應(yīng)用要一個(gè)按鍵開(kāi)關(guān)矩陣，則可以用n個(gè)二極管搭成一個(gè)nxm開(kāi)關(guān)，進(jìn)行有效的上電檢測(cè)（圖2）。在本例中，一排排開(kāi)關(guān)通過(guò)二極管D1~D4連接到MOSFET的柵極。電阻R8~R11為每行開(kāi)關(guān)供應(yīng)一個(gè)對(duì)地通路，并只在開(kāi)關(guān)閉合時(shí)承載電流，使行輸入為低電平，同時(shí)保證只消耗最小的電源電流。

圖2一個(gè)小鍵盤(pán)矩陣可拓展CpLD電路的控制功能，并保留電路的自動(dòng)斷電功能

當(dāng)用戶(hù)按壓任一開(kāi)關(guān)時(shí)，Q1的柵極為低電平，CpLD接通。在用戶(hù)釋放開(kāi)關(guān)以前，一個(gè)快速的CpLD上電例程，掃描開(kāi)關(guān)陣列的各行和各排，以確定用戶(hù)按下的是哪個(gè)開(kāi)關(guān)。并且重置信號(hào)復(fù)位LpM計(jì)數(shù)器的不工作按時(shí)器。